الذكاء الاصطناعي٢٩ أكتوبر ٢٠٢٦
مطورون يبتكرون معالج RISC-V يعمل داخل نموذج Qwen3.5
أُدمجت نواة معالج RISC-V تجريبية داخل أوزان Qwen 3.5 4B، لتعمل ضمن طبقات النموذج بدلًا من أداة خارجية. وتعتمد النواة على طبقات Gated DeltaNet في النموذج بوصفها ذاكرة، وتشغّل عمليات حسابية وبرامج C وMicroPython، لكنها تعمل ببطء نسبيًا. ويمكن تنزيل النموذج من Hugging Face أو ModelScope، بينما يتوفر الكود على GitHub.
الحقائق الأساسية
المعالج نواة RISC-V 32-بت تضم ١١ طبقة تسبق طبقات Qwen الـ٣٢.
«The CPU is a 32-bit RISC-V core (RV32IM, plus the Zba extension and a small bignum unit for big-number arithmetic), and it takes up 11 layers in front of Qwen's 32.»
عرض المصدر ←يشغّل النموذج برامج C وMicroPython ضمن تمريراته الأمامية، لكن الأداء بطيء بعض الشيء.
«This CPU can also run C and MicroPython code in the forward passes quite well (although a bit slowly).»
عرض المصدر ←النموذج متاح للتنزيل من Hugging Face وModelScope، والكود منشور على GitHub.
«You can grab Qwenputer from Hugging Face or ModelScope, and the code is on GitHub.»
عرض المصدر ←
المصادر
شفت معلومة تحتاج تصحيح؟ بلّغنا ونتحقق ونصحّح — سياسة التصحيح
صحّح هذا الخبر